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  • 襯偏效應,襯偏效應與體效應,襯偏效應的影響解析
    • 發布時間:2024-04-27 20:37:50
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    襯偏效應,襯偏效應與體效應,襯偏效應的影響解析
    襯偏效應(體效應)
    對于MOS-IC而言,在工作時,其中各個MOSFET的襯底電位是時刻變化著的,若對器件襯底的電位不加以控制的話,那么就有可能會出現場感應結以及源-襯底結出現正偏的現象;一旦發生這種現象時,器件和電路的溝道導電作用即告失效。
    所以,對于IC中的MOSFET,需要在襯底與源區之間加上一個適當高的反向電壓,以使得場感應結始終保持為反偏狀態,該所加的電壓就稱為襯偏電壓,這樣一來即可保證溝道始終能夠正常導電。簡言之,襯偏電壓就是為了防止MOSFET的場感應結以及源結和漏結發生正偏、而加在源-襯底之間的反向電壓。
    由于加上了襯偏電壓的緣故,即會引起若干影響器件性能的現象和問題,這就是襯偏效應(襯偏調制效應),又稱為MOSFET的體效應。
    MOS管體效應(襯偏效應)分析
    MOSFET 的體效應(body-effect,也叫襯底調制效應/襯偏效應),主要是來源于 MOS 管的 S-B(Source-Bulk)端之間的偏壓對 MOSFET 閾值電壓 vth 的影響:
    以 NMOS 的晶體管為例,當晶體管的源端的電勢高于體端電勢時,源和體區的二極管反偏程度增加,柵下面的表面層中將有更多的空穴被吸引到襯底,使耗盡層中留下的不能移動的負離子增多,耗盡層寬度增加,耗盡層中的體電荷面密度 Qdep 也增加。
    而從一般的 MOSFET 的閾值電壓的關系式中 Vth 與 Qdep 的關系(可以考率 Vth 為 MOS 柵電容提供電荷以對應另一側耗盡區固定電荷的大小),可以看到閾值電壓將升高。
    在考慮體效應之后,MOS 管的閾值電壓可以寫為:
    襯偏效應 體效應
     
    其中 γ 稱為體效應因子, 通常與具體工藝相關。
    我們可以在圖二直觀的了解 VSB 對 Vth 的影響,隨著 VSB 電壓的增加,閾值電壓相應的增大。
    襯偏效應 體效應
    襯偏效應 體效應
    相應的, 由于體效應的存在, 在 MOSFET 的小信號模型中, 需要在 gm*VGS 的電流源旁并聯一個大小為 gmb*VBS 的電流源。
    實際上,體效應也可看成在 MOSFET 中存在由體端電壓控制的寄生的 JFET,若認為 MOSFET 的柵電壓通過柵電容 Cox 控制溝道,則此 JFET 可以認為是通過耗盡區電容 CD 來控制溝道的導電能力。
    對于 N 阱工藝,由于阱區的摻雜濃度一般高于襯底的摻雜濃度,考慮到體效應與雜質濃度成正比(也可認為 N-well 中有更大的耗盡層電容),因此 PMOS 相較 NMOS 有更顯著的體效應。
    一般可以將PMOS 的 N-well 和 S 端接一起以消除體效應時,但此時需要注意 N-well 到襯底的電容的影響(這一電容在模型中可能不會考慮,一般可以假設電容大小為0.1fF/um^2 ) 確定是否影響電路中的信號通路。
    襯偏效應的影響:
    1.閾值電壓升高
    2.溝道電阻增大
    3.產生背柵調制作用
    4.產生襯底電容
    5.輸出電阻降低
    如何降低襯偏效應的影響?
    1、將源端與漏端短接。這也是采用的方法,如將NMOS的源漏都接地,將PMOS的源漏都接VDD。
    2、改進電路結構。對于某些不能將源漏短接的情況,便只能在電路結構層面上進行改進。如在CMOS中采用有源負載。
    3、降低襯底的摻雜濃度,或者減小氧化層厚度(增強柵極的控制能力)。
    4、源極和襯底短接。這可以完全消除襯偏效應的影響,但是這需要電路和器件結構以及制造工藝的支持,并不是在任何情況下都能夠做得到的。
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